F
Молодой человек, я вас посчитала, вот ваш счёт
Какой счёт, Маня. Собирайся, в Москву со мной поедешь. Женой сделаю
Size: a a a
2021 January 26
СС
ТЗ
Так, в VHDL же есть оператор деления (целочисленного)?
MK
Так, в VHDL же есть оператор деления (целочисленного)?
Ну, вообще есть. А вот во что он превратится при синтезе - вопрос.
ТЗ
Maxim Kobza
Ну, вообще есть. А вот во что он превратится при синтезе - вопрос.
Совсем всё так плохо?(
T
Maxim Kobza
Ну, вообще есть. А вот во что он превратится при синтезе - вопрос.
А каких то правил нет синтеза подобных вещей?
ТЗ
Не хочу массив в 256 элементов запихивать.(
MK
А каких то правил нет синтеза подобных вещей?
Есть. Потому и вопрос. Где-то может автоматически вставиться dsp-блок (или несколько) , но он будет отрабатывать более 1 такта, это придется учесть. Где-то таких блоков нет, там надо будет что-то придумывать. Если в тестбенче, то пофиг, поделится да и всё, только с типами данных нюансы.
T
Maxim Kobza
Есть. Потому и вопрос. Где-то может автоматически вставиться dsp-блок (или несколько) , но он будет отрабатывать более 1 такта, это придется учесть. Где-то таких блоков нет, там надо будет что-то придумывать. Если в тестбенче, то пофиг, поделится да и всё, только с типами данных нюансы.
Преобразование типов?
MK
Правда, я с вхдл уже лет несколько не работаю, так себе подсказчик.
MK
Преобразование типов?
Надо учесть, с каким типом умеет работать оператор деления из вашей библиотеки и какой тип отдает как результат.
T
Maxim Kobza
Надо учесть, с каким типом умеет работать оператор деления из вашей библиотеки и какой тип отдает как результат.
Это так вхдл работает, на верилоге также? Не знаете?
MK
Это так вхдл работает, на верилоге также? Не знаете?
Я стараюсь не делить знаком "/"в коде))). Есть специальные модули, у них прописаны порты и, самое главное, время выполнения. Подаем значения, через 2/3/4 такта забираем результат.
V
Что vhdl, что verilog - синтез один и тот же
V
И, как такового, преобразования типов там нет... В железке синтезируется всё равно в биты...
T
Vic
Что vhdl, что verilog - синтез один и тот же
В итоге размер вентилей одинаковый получится, подскажите?
T
Vic
И, как такового, преобразования типов там нет... В железке синтезируется всё равно в биты...
Так то да...
V
В итоге размер вентилей одинаковый получится, подскажите?
Если на vhdl и verilog описать одно и то же, то с очень большой вероятностью получится одинаковый результат на выходе.
T
Vic
Если на vhdl и verilog описать одно и то же, то с очень большой вероятностью получится одинаковый результат на выходе.
Это радует!)